METHOD FOR MANUFACTURING CAPACITOR IN SEMICONDUCTOR DEVICE

• Main Authors: KWON, U HYEON, SIM, PIL BO, KO, SANG GI, PARK, SEUNG HYEON
• Format: Patent
• Language: English; Korean
• Published: 29.11.2002
• Edition: 7
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

PURPOSE: A method for manufacturing a capacitor in a semiconductor device is provided to be capable of easily performing interconnection processing by improving topology between a cell and peripheral region. CONSTITUTION: The first, second and third insulating layer(12,13,14) are sequentially formed on a semiconductor substrate(11). A node contact hole is formed by selectively etching the third, second and first insulating layer. A spacer(16a) is formed at both sidewalls of the node contact hole. After sequentially forming the first conductive layer and the fifth insulating layer, the first and second temporary layer and a storage node(18a) are formed by selectively etching the fifth insulating layer, the first conductive layer and the third insulating layer. A node pillar(21a) is formed at sidewalls of the second temporary layer, the storage node(18a) and the first temporary layer. Then, the first and second temporary layer are removed. 본 발명은 반도체소자의 커패시터 제조방법에 관한 것으로, 륵히 셀부와 주변부의 단차를 낮추므로써 상호연결(interconnection) 공정이 용이하도록 한 것이다. 본 발명에 따른 반도체소자의 커패시터 제조방법은 반도체기판을 준비하는 단계; 상기 반도체기판상에 제 1 절연막과, 상기 제 1 절연막에 제 2 절연막 그리고 상기 제 2 절연막위에 제 3 절연막을 각각 형성하는 단계; 상기 제 3 절연막과 제 2 절연막 및 제 1 절연막을 선택적으로 제거하여 노드콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 상기 제 3 절연막위에 제 4 절연막을 형성하는 단계; 상기 제 4 절연막을 상기 노드콘택홀 측면에만 남도록 선택적으로 제거하여 측벽을 형성하는 단계; 상기 측벽을 포함한 콘택홀 및 제 3 절연막의 노출된 표면위에 제 1 도전층을 형성하는 단계; 상기 제 1 도전층위에 제 5 절연막을 형성하는 단계; 상기 노드콘택홀을 제외한 부준의 상기 제 5 절연막과 제 1 도전층 및 제 3 절연막을 선택적으로 제거하여 제 2 임시막과 스토리지노드 및 제 1 임시막을 각각 형성하는 단계; 상기 제 2 임시막과 스토리지노드 및 제 1 임시막의 노출된 표면위에 제 2 도전층을 형성하는 단계; 상기 제 2 도전층을 상기 제 2 임시막과 스토리지노드 및 제 1 임시막 측벽에만 남도록 선택적으로 제거하여 노드필라를 형성하는 단계; 상기 제 1 임시막과 제 2 임시막을 제거하는 단계를 포함하여 이루어진다.