SINGLE CHIP CONTROLLER-MEMORY DEVICE AND MEMORY ARCHITECTURE AND METHODS SUITABLE FOR IMPLEMENTING THE SAME

본 발명에 따라 제어기(103) 및 메모리(104)를 포함하는 단일 칩 상에 배치된 프로세싱 디바이스(107)이 제공된다. 제어기(103)은 어드레스 버스(202) 및 데이터 버스(204)에 결합된다. 메모리(103)은 각각의 블록(200)이 어드레스 버스(202)에 결합되고 데이터 버스(204)에 결합된 선택된 수의 출력 라인을 갖는, 메모리 셀은 복수 개의 독립적이 어드레스 지정 블록(200)을 포함한다. 제어기(103)은 어드레스 버스(202)상에 제공된 어드레스를 통해 블록들(200)중 선택된 것의 선택된 수의 메모리 셀의...

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Main Author G, R, MOHAN RAO
Format Patent
LanguageEnglish
Korean
Published 15.02.2000
Edition7
Subjects
ADVERTISING
ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICESUSING STATIC MEANS TO PRESENT VARIABLE INFORMATION
CALCULATING
COMPUTING
COUNTING
CRYPTOGRAPHY
DISPLAY
EDUCATION
ELECTRIC DIGITAL DATA PROCESSING
INFORMATION STORAGE
PHYSICS
SEALS
STATIC STORES
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Summary:본 발명에 따라 제어기(103) 및 메모리(104)를 포함하는 단일 칩 상에 배치된 프로세싱 디바이스(107)이 제공된다. 제어기(103)은 어드레스 버스(202) 및 데이터 버스(204)에 결합된다. 메모리(103)은 각각의 블록(200)이 어드레스 버스(202)에 결합되고 데이터 버스(204)에 결합된 선택된 수의 출력 라인을 갖는, 메모리 셀은 복수 개의 독립적이 어드레스 지정 블록(200)을 포함한다. 제어기(103)은 어드레스 버스(202)상에 제공된 어드레스를 통해 블록들(200)중 선택된 것의 선택된 수의 메모리 셀의 위치를 액세스한다. A processing device 107 is provided disposed on a single chip which includes a controller 103 and a memory 104. The controller 103 is coupled to an address bus 202 and a data bus 204. The memory 103 includes a plurality of independently addressable blocks 200 of memory cells, each block 200 coupled to the address bus 202 and having a selected number of output lines coupled to the data bus 204. The controller 103 accesses a location of the selected number of memory cells of a selected one of the blocks 200 through an address presented on the address bus 202.
Bibliography:Application Number: KR19960706403