A MEMORY ARCHITECTURE USING CONSERVED ADDRESSING AND SYSTEMS AND METHODS USING THE SAME

• Main Author: G. R. MOHAN RAO
• Format: Patent
• Language: English; Korean
• Published: 15.10.1999
• Edition: 6
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; INFORMATION STORAGE; PHYSICS; STATIC STORES

메모리 서브시스템(20)은 제 1 메모리 뱅크(200a)를 포함하며, 상기 제 1 메모리 뱅크는 메모리 셀 어레이(201a), 어레이(201a)의 행을 선택하는 행 디코더(202a), 및 어레이(201b)의 적어도 한 얼을 선택하는 열 디코더(204a)를 갖는다. 메모리 서브시스템(20)은 또한 제 2 메모리 뱅크(200b)를 포함하며, 상기 제 2 메모리 뱅크는 메모리 셀 어레이(201b), 어레이(201b)의 행을 선택하는 행 디코더(202b), 및 어레이(20lb)의 적어도 한 열을 선택하는 열 디코더를 포함한다. 어드레스 제어 회로(205, 206, 207)는 제 1 뱅크(200a)의 행 디코더(202a) 및 제 2 뱅크(200b)의 열 디코더(204b)에 제 1 세트의 어드레스 비트를 제공하기 위해 포함된다. 어드레스 제어 회로(205, 206, 207)는 또한 제 1 뱅크(200a)의 열 디코더(204a)와 제 2 뱅크(200b)의 행 디코더(204b)에 제 2 세트의 어드레스 비트를 제공한다. A memory subsystem 20 including a first memory bank 200a, having an array 201a of memory cells, a row decoder 202a for selecting a row in array 201a and a column decoder 204a for selecting at least one column in array 201b. Memory subsystem 20 also includes a second memory bank 200b including an array 201b of memory cells, a row decoder 202b for selecting a row in array 201b and a column decoder for selecting at least one column in array 201b. Address control circuitry 205, 206, 207 is included for presenting a first set of address bits to row decoder 202a of first bank 200a and the column decoder 204b of second bank 200b. Address control circuitry 205, 206, 207 further present a second set of address bits to column decoder 204a of first bank 200a and row decoder 204b of second bank 200b.