SEMICONDUCTOR MEMORY WITH SEQUENTIAL CLOCKED ACCESS CODES FOR TEST MODE ENTRY

• Main Authors: COCKER, THOMAS A, SLEMMER, WILLIAM C, MCCLURE, DAVID C
• Format: Patent
• Language: English; Korean
• Published: 01.07.1999
• Edition: 6
• Subjects: BASIC ELECTRIC ELEMENTS; CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; INFORMATION STORAGE; MEASURING; MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES; PHYSICS; SEMICONDUCTOR DEVICES; STATIC STORES; TESTING

정상 동작 모드와 특별 동작 모드(즉, 특별 테스트 모드)를 가진 집적 회로가 개시되어 있다. 특별 테스트 모드는, 어느 단자에 단일의 과전압 출현에 의해서 동작되기보다는, 복수의 과전압 출현과 같은 일련의 신호에 의해서 동작됨으로써, 잡음이나 회로에 대한 전력 강화 및 전력 상승 등으로 인하여 비의도적으로 특별 테스트 모드에 진입할 가능성은 감소된다. 하나의 특별 테스트 모드를 동작시키기 위한 본 발명의 회로는 일련의 D 플립플롭을 포함하는데, 이들의 각각은 다른 단자에 인가되는 특정 논리 레벨과 함께 과전압 조건의 검출시에 클럭킹되며, 복수의 특별 테스트 모드를 동작시키고자 하는 경우에는 복수의 플립플롭 시리즈를 설치하면 된다. 또한 확고한 안전 대책을 위한 순차적 코드가 사용될 수 있다. 여러개의 어드레스 단자로부터 병렬로 수신되는 코드들의 순서와 단일의 어드레스 단자에 수신되는 직렬 코드의 순서에 대하여 평가하는 논리부가 개시되어 있다. 다른 하나의 특징으로서 회로의 전력 상승 기간에 상기 테스트 모드에의 진입을 폐쇄하는 전력-온 리세트 회로가 설치되어 있다. 테스트 모드의 진입에 관한 승인은 출력 단자에서 "저"임피던스가 나타나는 것에 의해 이루어지며, 이 동안에 회로는 동작되지 않는다. 회로의 칩 동작 상태에서는 회로는 테스트 모드에서 벗어나게 된다. 일단 테스트 모드에 진입한 상태에서는, 회로의 출력 동작 단자는 칩 동작 기능을 제공할 수 있게 된다 An integrated circuit having a normal operating mode and a special operating mode, such as a special test mode, is disclosed. The special test mode is enabled by a series of signals, such as overvoltage excursions at a terminal, rather than by a single such excursion, so that it is less likely that the special test mode is entered inadvertently, such as due to noise or power-down and power-up of the device. The circuit for enabling the test mode includes a series of D-type flip-flops, each of which are clocked upon detection of the overvoltage condition together with a particular logic level applied at another terminal; multiple series of flip-flops may be provided for multiple special test modes. In addition, sequential codes may be used for further security. Logic for evaluating both a sequence of codes received in parallel from a number of address terminals, and also a sequence of serial codes received at single address terminal, are disclosed. Additional features include the provision of a power-on reset circuit which locks out the entry into the test mode during power-up of the device. Acknowledgment of the entry into test mode is provided by the presentation of a low impedance at output terminals while the device is not enabled; chip enable of the device causes the device to exit the test mode. Once in test mode, the output enable terminal of the device can provide a chip enable function.