FLIP-FLOP CIRCUIT, SCAN PATH AND STORAGE CIRCUIT

• Main Author: MAENO, HIDESHI
• Format: Patent
• Language: English; Korean
• Published: 15.06.1999
• Edition: 6
• Subjects: BASIC ELECTRONIC CIRCUITRY; ELECTRICITY; INFORMATION STORAGE; PHYSICS; PULSE TECHNIQUE; STATIC STORES

S/H 타이밍 또는 T-Q 지연을 감소시키고, 소비전력을 억제하는 플립플롭회로를 얻기 위해, 마스터·래치는 트랜스미션 게이트(S1) 및 인버터(INV1)를 갖는 다이내믹형의 하프·래치로 구성되어 있고, 슬레이브·래치는 트랜스미션 게이트(S3,S4) 및 인버터(INV3,INV4)를 갖는 스태틱형의 하프·래치로 구성되어 있다. 슬레이브·래치에 있어서, 트랜스미션 게이트(S4)의 동작은 클럭신호(T)뿐만 아니라 모드신호(MODE)에 의해서도 제어된다. 모드신호(MODE)가 로우레벨로 전환되어 있는 경우, 상기 트랜스미션 게이트(S4)는 비도통상태로 되기 때문에, 상기 슬레이브·래치가 다이내믹형의 동작을 한다. In order to obtain a flip-flop circuit which reduces an S/H time or a T-Q delay while suppressing power consumption, a master latch is formed by a dynamic half latch having a transmission gate (S1) and an invertor (INV1), while a slave latch is formed by a static half latch having transmission gates (S3, S4) and invertors (INV3, INV4). In the slave latch, the operation of the transmission gate (S4) is controlled not only by a clock signal (T) but by a mode signal (MODE). When the mode signal (MODE) is converted to a low level, the transmission gate (S4) enters a nonconducting state, so that the slave latch performs a dynamic operation.