FABRICATION METHOD FOR GATE OXIDE OF TFT

본 발명은 액정용 박막트랜지스터의 게이트 산화막 형성방법에 관한 것으로, 반도체막(혹은 금속막) 패턴이 형성된 기판 전면에 소정 두께의 산화마을 형성하므로써 상기 소자의 단차를 감소시킬 수 있게 되어 게이트나 금속배선의 단선불량의 줄일 수 있을 뿐만 아니라 복잡한 공정추가 없이도 산화 공정만을 거쳐 우수한 절연성을 가질 수 있는 게이트 산화막을 형성할 수 있고, 이로 인하여 누설전류(leakage current)를 감소시킬 수 있게 된다. 또한 다른 막질의 산화막을 도입하지 않음으로 해서 문턱전압의 변동에 따른 대비책이 필요 없게...

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Main Author JIN, YONG-SUK
Format Patent
LanguageEnglish
Korean
Published 17.08.1998
Edition6
Subjects
BASIC ELECTRIC ELEMENTS
ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
ELECTRICITY
SEMICONDUCTOR DEVICES
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Summary:본 발명은 액정용 박막트랜지스터의 게이트 산화막 형성방법에 관한 것으로, 반도체막(혹은 금속막) 패턴이 형성된 기판 전면에 소정 두께의 산화마을 형성하므로써 상기 소자의 단차를 감소시킬 수 있게 되어 게이트나 금속배선의 단선불량의 줄일 수 있을 뿐만 아니라 복잡한 공정추가 없이도 산화 공정만을 거쳐 우수한 절연성을 가질 수 있는 게이트 산화막을 형성할 수 있고, 이로 인하여 누설전류(leakage current)를 감소시킬 수 있게 된다. 또한 다른 막질의 산화막을 도입하지 않음으로 해서 문턱전압의 변동에 따른 대비책이 필요 없게 되며, 특히 다결정 실리콘 박막트랜지스터의 경우 상기 공정을 적용하게 되면 게이트 전류가 현저하게 줄어들게 되므로 온 전류가 증가하게 되어 소자의 특성을 향상시킬 수 있는 고신뢰성의 박막트랜지스터를 실현할 수 있게 된다.
Bibliography:Application Number: KR19930024461