DATA-TRASMISSION CIRCUIT, DATA-LINE DRIVING CIRCUIT, AMPLIFYING CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT AND SEMICONDUCTOR MEMORY

• Main Authors: KODANI, HISAKAZ, AKATA, MASASI, IWANARI, SUNGICHI, AKAMAZ, HIRONORI, YAMADA, TOSIO, SAWADA, AKISHIRO, NAKO, ICHIRO, KIKUKAWA, HIROHITO
• Format: Patent
• Language: English; Korean
• Published: 29.04.1998
• Edition: 6
• Subjects: INFORMATION STORAGE; PHYSICS; STATIC STORES

본 발명은 데이터 전송회로를 구비한 반도체 집적회로의 소비전력을 저감하고, 또한 데이터 전송을 고속화하기 위한 것으로서, 데이터선쌍(20)을 구동하기 위한 드라이버회로(6a)로, 입력차동신호의 진폭 2.5V를 종래 하한으로 되어 있는 전원전압(약 1.5V) 보다도 작은 0, 6V까지 저감한다. 데이터선쌍(20)을 통하여 전송된 차동신호의 진폭을 진폭회로(30)로 2.5V까지 증폭하고, 래치회로(40)로 래치하며, 래치회로(40)에 의한 래치후는, 증폭회로(30)의 동작을 정지되게 한다. 드라이버회로(6a)는 오프리크전류를 증가되지 않도록 NMOS트랜지스터(Qn11∼Qn16)만으로 구성된다. 접지측에 위치하는 Qn12 및 Qn14의 임계치전압을 종래 하한으로 되어 있는 값(0.3V∼0.6V)에, 전원측에 위치하는 Qn11 및 Qn13의 임계치전압을 상기 하한치보다 낮은 값(0V∼0.3V)에 각각 설정하는 것에 의해, Qn11 및 Qn13의 구동능력을 높이도록 한 것을 특징으로 한 것임. In a driver circuit for driving a pair of data lines, the amplitude of a differential input signal is reduced from 2.5 V to 0.6 V, which is smaller than a conventional lower-limit source voltage (approximately 1.5 V). The amplitude of the differential signal transmitted through the pair of data lines is amplified to 2.5 V by an amplifying circuit and the resulting signal is then latched by a latch circuit. After the latching by the latch circuit, the operation of the amplifying circuit is halted. The driver circuit is constituted solely by a plurality of NMOS transistors so as not to increase a leakage current flowing in the off state. Here, the threshold voltage of the NMOS transistor positioned on the ground side is reduced to a conventional lower-limit value (0.3 V to 0.6 V), while the threshold voltage of the NMOS transistor on the power-source side to a value lower than the above lower-limit value (0 V to 0.3 V), thereby enhancing a driving force of the NMOS transistor on the power-source side.