CAPACITOR OF SEMICONDUCTOR DEVICE AND FABRICATING METHOD THEREFOR

• Main Author: NOH, TAE-HOON
• Format: Patent
• Language: English; Korean
• Published: 27.10.1997
• Edition: 6
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

A capacitor having high capacitance suitable for high density DRAM cell is diclosed.The capacitor comprises an MOS transistor having source, drain and gate formed in a semiconductor substrate, a stacked electrode and an dielectric layer. The dielectric layer further includes side-wall spacer formed between a second and a third insulators or a first and the second insulators and a remained insulating pattern connected to the side-wall spacer. The MOS transistor and the capacitor connect through contact hole. Thereby, it is possible to increase the capacitance of capacitor maximizing the effective surface area of the stacked electrode. 표면적을 증가시킨 반도체소자의 캐패시터의 제조방법은 반도체기판 상에 제1폴리실리콘층 패턴을 형성하는 단계; 상기 제1폴리실리콘층 상의 안쪽에 절연 패턴을 형성하는 단계; 상기 제1폴리실리콘층 및 절연패턴을 덮도록 전 표면에 제1유전층 및 제2폴리실리콘층을 형성하고 상기 제1폴리실리콘층 패턴과 대응하는 부분의 상기 제2폴리실리콘층, 상기 제1유전층 및 상기 절연 패턴을 식각하여 제2폴리실리콘층 패턴을 형성하는 단계; 상기 제2폴리실리콘층 패턴 상에 순차적으로 제3폴리실리콘층, 제2유전층 및 제4폴리실리콘층을 형성하는 단계; 상기 제2 및 제3폴리실리콘층과 상기 제2유전층과 상기 제4폴리실리콘층을 측벽을 갖도록 상기 제1폴리실리콘층 패턴이 노출되게 패터닝하고 상기 측벽에 측벽절연막을 형성하는 단계; 전 표면에 제5폴리실리콘층을 형성하고 상기 제3폴리실리콘층의 일부분이 노출되게 선택적으로 식각하는 단계; 상기 제3 및 제5폴리실리콘층 상에 제3유전층을 형성하는 단계; 전면에 제6폴리실리콘층을 형성을 단계를구비한다.