SEMICONDUCTOR STORAGE DEVICE

• Main Author: SHIGA HIDEHIRO
• Format: Patent
• Language: English; Japanese
• Published: 17.01.2024
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; INFORMATION STORAGE; PHYSICS; SEMICONDUCTOR DEVICES; STATIC STORES

To provide a semiconductor storage device capable of lowering a voltage used during an erase operation.SOLUTION: A semiconductor storage device of an embodiment includes: a first block; a second block; a first word line commonly connected to gates of a first memory cell; a second word line commonly connected to gates of a second memory cell; a bit line electrically connected to one end of the first memory cell and one end of the second memory cell; a first signal line electrically connectable to the first word line and the second word line; a first transistor connected between the first signal line and the first word line; a second transistor connected between the first signal line and the second word line; and a voltage generation circuit that generates a voltage to be supplied to the first signal line, the gate of the first transistor, and the gate of the second transistor. The voltage generation circuit supplies a negative voltage to the gate of the second transistor during an erase operation on the first memory cell.SELECTED DRAWING: Figure 12 【課題】消去動作時に使用する電圧を下げることができる半導体記憶装置を提供する。【解決手段】本実施形態の半導体記憶装置は、第１ブロックと、第２ブロックと、第１メモリセルのゲートに共通に接続された第１ワード線と、第２メモリセルのゲートに共通に接続された第２ワード線と、第１メモリセルの一端および第２メモリセルの一端に電気的に接続されたビット線と、第１ワード線および第２ワード線に電気的に接続可能な第１信号線と、第１信号線と、第１ワード線との間に接続された第１トランジスタと、第１信号線と、第２ワード線との間に接続された第２トランジスタと、第１信号線、第１トランジスタのゲート、第２トランジスタのゲートに供給する電圧を生成する電圧生成回路と、を有する。電圧生成回路は、第１メモリセルに対する消去動作時に、第２トランジスタのゲートに、負電圧を供給する。【選択図】図１２