ARITHMETIC PROCESSING DEVICE AND ARITHMETIC PROCESSING METHOD

• Main Author: HIKICHI TORU
• Format: Patent
• Language: English; Japanese
• Published: 18.12.2023
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

To suppress degrading of cache access efficiency in an arithmetic processing device having a hierarchically structured cache.SOLUTION: An arithmetic processing device includes: a first cache having a first tag area and a first data area; a second tag area; a control unit which controls the first cache on the basis of information held in the second tag area; and a second cache having a third tag area and a second data area. The second tag area includes a first area which holds first information indicating whether the second data area holds cache line data having an address being the same as an address of cache line data held in the first data area. The control unit determines whether a write back destination of the cache line data held in the first cache should be the second cache or an external memory, according to the first information held in the second tag area in correspondence to cache line data being the object of write back.SELECTED DRAWING: Figure 3 【課題】階層構造のキャッシュを有する演算処理装置において、キャッシュのアクセス効率の低下を抑制する。【解決手段】演算処理装置は、第１タグ領域と第１データ領域とを有する第１キャッシュと、第２タグ領域と、第２タグ領域に保持される情報に基づいて第１キャッシュを制御する制御部と、第３タグ領域と第２データ領域とを第２キャッシュと、を有し、第２タグ領域は、第１データ領域に保持されたキャッシュラインデータのアドレスと同じアドレスのキャッシュラインデータが第２データ領域に保持されているかどうかを示す第１情報を保持する第１領域を有し、制御部は、ライトバック対象のキャッシュラインデータに対応して第２タグ領域に保持された第１情報に応じて、第１キャッシュに保持されたキャッシュラインデータのライトバック先を第２キャッシュにするか外部メモリにするかを決定する。【選択図】図３