METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE

• Main Authors: HONDA KAZUTAKA, KAWASHITA SHINYA, NISHIDA MASATAKA
• Format: Patent
• Language: English; Japanese
• Published: 22.03.2022
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

To suppress the occurrence of a conductive via failure when a semiconductor package is manufactured by a method including forming a wiring structure having a conductive via of a very small width through imprinting.SOLUTION: A method for manufacturing a semiconductor package is disclosed. This method includes the steps of: forming a pattern including a via hole 31 on an insulating resin layer 3 through imprinting which includes pushing a mold 5 into the insulating resin layer 3 while heating an insulating base material 1 and the mold 5 respectively to prescribed molding temperatures; and forming a metal layer including a conductive via filling the via hole 31 on the insulating resin layer 3. A value of (α×ΔT-β×Δt)×1000 is smaller than that of W×2.5, where W[μm] denotes the width of a tip surface 51S, α and β respectively denote linear expansion coefficients of the insulating base material 1 and the mold 5, and Δt denotes a difference between the molding temperature of the insulating base material 1 and 30°C and the molding temperature of the mold 5 and 30°C.SELECTED DRAWING: Figure 1 【課題】微小な幅を有する導電性ビアを有する配線構造体をインプリント法によって形成することを含む方法によって半導体パッケージを製造する場合に、導電性ビアの不良の発生を抑制すること。【解決手段】半導体パッケージを製造する方法が開示される。当該方法は、絶縁性基材１及びモールド５をそれぞれ所定の成形温度に加熱しながら、絶縁樹脂層３に対してモールド５を押し込むことを含むインプリント法によって、ビア孔３１を含むパターンを絶縁樹脂層３に形成させる工程と、ビア孔３１を充填する導電性ビアを含む金属層を絶縁樹脂層３上に形成する工程とを含む。先端面５１Ｓの幅がＷ［μｍ］であり、絶縁性基材１及びモールド５の線膨張係数がそれぞれα及びβで、絶縁性基材１の成形温度と３０℃との差、及びモールド５の成形温度と３０℃との差がΔｔであるとき、（α×ΔＴ－β×Δｔ）×１０００の値がＷ×２．５の値よりも小さい。【選択図】図１