SEMICONDUCTOR ELEMENT MANUFACTURING METHOD

• Main Authors: TAYA MASATOSHI, KUMAGAI YASUHIRO, NAKANO NORIO
• Format: Patent
• Language: English; Japanese
• Published: 27.07.2020
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

To provide a semiconductor element manufacturing method capable of preventing deterioration in a capacitance characteristic of a variable capacitance element while suppressing costs.SOLUTION: A semiconductor element manufacturing method for forming on a surface of a substrate a FET and a varactor that have a MOS structure includes: a first masking step of generating on the surface of the substrate a resist having a shape covering a surface of a well in a varactor area; a channel-forming step of implanting into the surface of the substrate impurities having the same polarity as that of a well in a FET area formed on the surface of the substrate to form a channel area for the well in the FET area; a gate formation step of forming a gate G via an insulator film on each of the well in the FET area and the well in the varactor area; a second masking step of generating on the surface of the substrate a second implantation inhibition layer covering the same area as that of the first implantation inhibition layer; and an extension formation step of implanting into the surface of the substrate impurities having the polarity reverse to that of the well in the FET area to form an extension area for the well in the FET area.SELECTED DRAWING: Figure 7 【課題】コストを抑え、可変容量素子の容量特性の劣化を防止することのできる半導体素子の製造方法を提供することを目的とする。【解決手段】基板の表面にＭＯＳ構造のＦＥＴとバラクタとを形成する半導体素子の製造方法であって、バラクタ領域のウェル表面を覆う形状を有するレジストを基板の表面に生成する第１マスキング工程と、基板の表面に形成されたＦＥＴ領域のウェルと同極性の不純物を基板の表面に注入し、ＦＥＴ領域のウェルに対してチャネル領域を形成するチャネル形成工程と、ＦＥＴ領域のウェル上及びバラクタ領域のウェル上のそれぞれに絶縁膜を介してゲートＧを形成するゲート形成工程と、第１注入阻止層と同じ領域を覆う第２注入阻止層を基板の表面に生成する第２マスキング工程と、ＦＥＴ領域のウェルと逆極性の不純物を基板の表面に注入し、ＦＥＴ領域のウェルに対してエクステンション領域を形成するエクステンション形成工程とを含む。【選択図】図７