CLOCK WAVE PEAK VALUE BOOST CIRCUIT

• Main Author: UTSUNOMIYA FUMIYASU
• Format: Patent
• Language: English; Japanese
• Published: 13.02.2020
• Subjects: BASIC ELECTRONIC CIRCUITRY; ELECTRICITY; PULSE TECHNIQUE

To provide a clock wave peak value boost circuit capable of operating at a low voltage.SOLUTION: In a clock wave peak value boost circuit 100, a depletion type NMOS transistor 101 is so configured that a source is connected to a node N11, a drain is connected to a power supply terminal 1, and a gate is connected to an input terminal 10. An NMOS transistor 102 is so configured that a source is connected to a GND terminal 2, a drain is connected to a node N11, and a gate is connected to an input terminal 11. A depletion type NMOS transistor 104 is so configured that a source is connected to a node N12, a drain is connected to the power supply terminal 1, and a gate is connected to the input terminal 11. A capacitor 103 is connected between the nodes N11 and the nodes N12. A PMOS transistor 105 is so configured that a source is connected to the node N12, a drain is connected to the output terminal 12, and a gate is connected to the input terminal 11.SELECTED DRAWING: Figure 1 【課題】低い電圧で動作が可能なクロック波高値ブースト回路を提供する。【解決手段】クロック波高値ブースト回路１００において、ディプレッション型ＮＭＯＳトランジスタ１０１は、ソースがノードＮ１１に接続され、ドレインが電源端子１に接続され、ゲートが入力端子１０に接続されている。ＮＭＯＳトランジスタ１０２は、ソースがＧＮＤ端子２に接続され、ドレインがノードＮ１１に接続され、ゲートが入力端子１１に接続されている。ディプレッション型ＮＭＯＳトランジスタ１０４は、ソースがノードＮ１２に接続され、ドレインが電源端子１に接続され、ゲートが入力端子１１に接続されている。コンデンサ１０３は、ノードＮ１１とノードＮ１２の間に接続されている。ＰＭＯＳトランジスタ１０５は、ソースがノードＮ１２に接続され、ドレインが出力端子１２に接続され、ゲートが入力端子１１に接続されている。【選択図】図１