MEMORY CONTROL DEVICE AND IMAGING DEVICE

• Main Author: YOKOI TAKAAKI
• Format: Patent
• Language: English; Japanese
• Published: 14.09.2017
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

PROBLEM TO BE SOLVED: To increase real time property, and to prevent breakdown of processing with higher priority, and to arbitrate each bus master while achieving a multi-stage hierarchical structure of an arbiter.SOLUTION: A memory controller for controlling access from a plurality of bus masters to a shared memory comprises: an arbiter which arbitrates access requests from the bus masters; a command queue for storing commands of the access requests arbitrated by the arbiter, and for successively executing the commands; and an arbitration control part for controlling propriety of arbitration execution of the arbiter. The arbiter comprises: a plurality of sub-arbiters for arbitrating requests among the plurality of connected bus masters; and a main arbiter for performing arbitration among the plurality of sub-arbiters. Then, the arbitration control part stops the next arbitration execution until a predetermined condition is satisfied after the arbitration execution.SELECTED DRAWING: Figure 1 【課題】 アービタを多段階の階層構造としながらも、リアルタイム性が高く、より優先度の高い処理を破綻を防止しつつ、各バスマスタの調停を行う。【解決手段】 複数のバスマスタからの共有メモリへのアクセスを制御するメモリコントローラであって、前記バスマスタからのアクセス要求を調停するアービタと、前記アービタで調停されたアクセス要求のコマンドを格納し、順に実行するコマンドキューと、前記アービタの調停実施の可否を制御する調停制御部とを有する。ここでアービタは、接続された複数のバスマスタ間の要求を調停する複数のサブアービタと、複数のサブアービタ間を調停するメインアービタとを有する。そして、調停制御部は、調停実施後に所定の条件が満たされるまで次の調停実施を停止する。【選択図】 図１