ARITHMETIC PROCESSING DEVICE AND METHOD FOR CONTROLLING ARITHMETIC PROCESSING DEVICE

• Main Authors: HIKICHI TORU, MISHINA TAKESHI
• Format: Patent
• Language: English; Japanese
• Published: 02.02.2017
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

PROBLEM TO BE SOLVED: To improve the access latency of a cache memory in an arithmetic processing device having a plurality of banks and a cache memory shared by a plurality of arithmetic units.SOLUTION: The arithmetic processing device has: a plurality of cores 11; a last level (LL) cache memory having a plurality of banks shared by the plurality of cores; a pipeline selection unit 15 for selecting a request to be outputted from other than requests for new data from the cores among requests to the cache memory; and pipeline selection units 17-1, 17-2 for selecting, for each bank of the cache memory, a request from requests for new data and requests selected by the pipeline selection unit and outputting the selected request to the pipeline of the LL cache memory. The pipeline selection units are placed at positions closer to the cache memory than is the pipeline selection unit , and thereby a path in which signals pertaining to requests for new data is shortened and the access latency of the LL cache memory is improved.SELECTED DRAWING: Figure 1 【課題】複数のバンクを有し、複数の演算部で共有されるキャッシュメモリを有する演算処理装置にて、キャッシュメモリのアクセスレイテンシを改善する。【解決手段】複数のコア１１と、それら複数のコアで共有される複数のバンクを有するＬＬ（ラストレベル）キャッシュメモリと、キャッシュメモリに対する要求の内のコアからの新規データの要求以外の要求から、出力する要求を選択するパイプライン選択部＜１＞１５と、キャッシュメモリのバンク毎に新規データの要求及びパイプライン選択部＜１＞により選択された要求から要求を選択しＬＬキャッシュメモリのパイプラインに出力するパイプライン選択部＜２＞１７−１、１７−２とを有する。パイプライン選択部＜２＞を、パイプライン選択部＜１＞よりもキャッシュメモリに近い位置に配置することで、新規データの要求に係る信号の流れる経路を短縮し、ＬＬキャッシュメモリのアクセスレイテンシを改善する。【選択図】図１