SEMICONDUCTOR DEVICE

• Main Authors: ISHIKAWA TORU, UCHIDA MITSURU
• Format: Patent
• Language: English; Japanese
• Published: 17.03.2016
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; INFORMATION STORAGE; PHYSICS; STATIC STORES

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of highly-accurately phase-controlling a clock signal while reducing a chip area.SOLUTION: A semiconductor device comprises: a memory chip 20 including an adjustment circuit 24 which generates a clock signal CLK2 by adjusting a phase of a clock signal CLK1 and a data output circuit 23 which outputs data DQ in synchronization with the clock signal CLK2; and a control chip 30 including an adjustment circuit 32 which generates a clock signal CLK3 by adjusting a phase of the clock signal CLK1 and a data input circuit 34 which captures the data DQ output from the memory chip 20 in synchronization with the clock signal CLK3. The adjustment circuit 24 which is a coarse delay line and the adjustment circuit 32 which is a fine delay line are respectively and dispersedly provided in different semiconductor chips, thereby enabling reduction in a chip area.SELECTED DRAWING: Figure 4 【課題】チップ面積を縮小しつつ、クロック信号を高精度に位相制御する半導体装置を提供する。【解決手段】クロック信号ＣＬＫ１の位相を調整することによりクロック信号ＣＬＫ２を生成する調整回路２４と、クロック信号ＣＬＫ２に同期してデータＤＱの出力を行うデータ出力回路２３とを含むメモリチップ２０と、クロック信号ＣＬＫ１の位相を調整することによりクロック信号ＣＬＫ３を生成する調整回路３２と、クロック信号ＣＬＫ３に同期して、メモリチップ２０から出力されるデータＤＱを取り込むデータ入力回路３４とを含むコントロールチップ３０と、を備える。コースディレイラインである調整回路２４とファインディレイラインである調整回路３２が、それぞれ異なる半導体チップに分散して設けられていることから、チップ面積を削減することが可能となる。【選択図】図４