EFFICIENT PARALLEL FLOATING POINT EXCEPTION HANDLING IN PROCESSOR

• Main Authors: PRIBUSH GREGORY, SPERBER ZEEV, GRADSTEIN AMIT, FINKELSTEIN SHACHAR, PONS THIERRY, BALE GUY
• Format: Patent
• Language: English; Japanese
• Published: 17.12.2015
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

PROBLEM TO BE SOLVED: To provide a method of efficiently handling floating point exceptions in a processor that executes SIMD instructions.SOLUTION: A method comprises the steps of: identifying a numerical exception for a SIMD floating point operation; initiating a first SIMD micro-operation to generate a first packed partial result for the SIMD floating point operation; initiating a second SIMD micro-operation to generate a second packed partial result for the SIMD floating point operation; initiating a SIMD denormalization micro-operation to combine the first and second packed partial results, denormalize a first element of the combined first and second packed partial results, and generate a third packed result having a denormalized element; storing the third packed result for the SIMD floating point operation; and setting a flag identifying the denormalized element of the third packed result in the first packed partial result. 【課題】ＳＩＭＤ命令を実行するプロセッサにおいて、浮動小数点例外を効率的に処理する。【解決手段】ＳＩＭＤ浮動小数点演算の数値例外を特定するステップと、ＳＩＭＤ浮動小数点演算の第１Ｐａｃｋｅｄ部分結果を生成するため、第１ＳＩＭＤマイクロ演算を開始するステップと、ＳＩＭＤ浮動小数点演算の第２Ｐａｃｋｅｄ部分結果を生成するため、第２ＳＩＭＤマイクロ演算を開始するステップと、第１及び第２Ｐａｃｋｅｄ部分結果を合成し、合成された第１及び第２Ｐａｃｋｅｄ部分結果の第１要素を非正規化して非正規化要素を有する第３Ｐａｃｋｅｄ結果を生成するため、ＳＩＭＤ非正規化マイクロ演算を開始するステップと、ＳＩＭＤ浮動小数点演算の第３Ｐａｃｋｅｄ結果を格納するステップと、第３Ｐａｃｋｅｄ結果の非正規化要素を特定するフラグを第１Ｐａｃｋｅｄ部分結果に設定するステップと、を有する。【選択図】図８