ARITHMETIC PROCESSING UNIT, INFORMATION PROCESSING UNIT, AND CONTROL METHOD FOR ARITHMETIC PROCESSING UNIT

• Main Authors: HOSOE KOJI, AIHARA MASATOSHI, TOYODA YUTA, TOKIYODA AKIO, SUGA MAKOTO
• Format: Patent
• Language: English; Japanese
• Published: 07.12.2015
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

PROBLEM TO BE SOLVED: To provide an arithmetic processing unit for reducing latency required for the data readout of a processor core, an information processing unit, and a control method for the arithmetic processing unit.SOLUTION: An arithmetic processing unit connected to a main storage device includes: a cache memory part for storing data; an arithmetic part for performing an arithmetic operation to the data stored in the cache memory part; a first control part for controlling the cache memory part, and for outputting a first request for reading out the data stored in the main storage device; and a second control part connected to the main storage device for transmitting a plurality of second requests obtained by dividing the first request output by the first control part to the main storage device, and for receiving the data corresponding to those transmitted second requests from the main storage device, and for transmitting the data to the first control part. 【課題】プロセッサコアのデータ読み出しにかかるレイテンシを小さくする演算処理装置、情報処理装置、及び、演算処理装置の制御方法を提供する。【解決手段】主記憶装置に接続する演算処理装置において、データを記憶するキャッシュメモリ部と、前記キャッシュメモリ部に記憶されたデータに対して演算を行う演算部と、前記キャッシュメモリ部を制御するとともに、前記主記憶装置が記憶するデータを読み出す第１の要求を出力する第１の制御部と、前記主記憶装置に接続されるとともに、前記第１の制御部が出力する第１の要求を分割した複数の第２の要求を前記主記憶装置にそれぞれ送信するとともに、送信した前記複数の第２の要求に対応するデータを前記主記憶装置からそれぞれ受信して前記第１の制御部に送信する第２の制御部を有する。【選択図】図２