Production method of integrated circuit involves shallow trench isolation adjacent to active zone of insulated-gate transistor

• Main Authors: INARD ALAIN, DE COSTER WALTER
• Format: Patent
• Language: English; French
• Published: 13.10.2000
• Edition: 7
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

Method comprises formation of set of layers on substrate (1) including insulating layer (20) and stop layer with remaining portions (31), stage of formation of block of insulating material (MI) in trench (7) including etching of set of layers, formation of trench in substrate by etching, filling of trench with insulating material, and finishing stage. Finishing stage includes, prior to the formation of the gate oxide (OXG) on the active zone of transistor, the stages of surface oxide removal reducing the height of the block of insulating material formed in the trench. The etching of the set of layers includes a lateral etching of the stop layer along perimeter of the opening of the trench (7) to a lateral distance (d) chosen with respect to the height reduction in the finishing stage so that the block of insulating material filling the trench does not have a depression with respect to the level of gate oxide, or that the level of localised depression is less than 10 nm in depth. The block of insulating material (MI) does not extend to the active zone, or extends to the active zone to a distance less than 15 nm. The lateral distance (d) of etching can be equal to 10 nm, and not greater than 40 nm. The lateral etching of the stop layer formed of eg. silicon nitride, is carried out after the trench etching and before the filling of trench. A layer of material with remaining portions (40), of different material as eg. tetraethylorthosilicate (TEOS), is deposited on the stop layer, and the etching of the set of layers is anisotropic with use of a resin mask deposited on the upper layer. An opening of the resin mask corresponds to the opening of trench, and the lateral etching is isotropic with use of preliminary etched upper layer as a mask. The upper layer with remaining portions (40) is removed before the filling of trench. The insulating layer with remaining portions (20) is formed of eg. silicon dioxide. Le procédé comprend la formation sur le substrat (1) d'un empilement de couches comportant une couche d'arrêt (3), une phase de formation d'un bloc de matériau isolant dans la tranchée comportant une gravure dudit empilement, une gravure de ladite tranchée dans le substrat, un remplissage de ladite tranchée par un matériau isolant, et une phase de finition comportant, préalablement à la formation d'un oxyde de grille sur la zone active du transistor, des étapes de désoxydations superficielles réduisant la taille du bloc de matériau isolant formé dans la tranchée. La gravure dudit empilement comporte également une gravure latérale de la couche d'arrêt (3) par rapport au pourtour de l'ouverture de ladite tranchée (7) sur une distance latérale (d) choisie compte tenu de ladite réduction de taille opérée dans la phase de finition de façon à obtenir dans ladite tranchée, après formation de l'oxyde de grille, un bloc de matériau isolant dont le profil est dépourvu de dépression par rapport au niveau de l'oxyde de grille, ou présente par rapport à ce niveau une dépression localisée dont la profondeur est inférieure à 10 nanomètres.