Poly:silicon thin film transistor mfr. - with offset gate, esp. for active matrix LCD flat screen prodn

TFT mfg. process involves: (a) depositing a first doped polysilicon layer on an insulating substrate (10) and etching the layer to form source (16) and drain (18) contacts; (b) forming, on the etched first layer, a transistor channel in an etched second polysilicon layer (20) having edges overlappin...

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Main Authors DUHAMEL NICOLE, LOISEL BERTRAND, BONNEL MADELEINE
Format Patent
LanguageEnglish
French
Published 26.11.1993
Edition5
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Summary:TFT mfg. process involves: (a) depositing a first doped polysilicon layer on an insulating substrate (10) and etching the layer to form source (16) and drain (18) contacts; (b) forming, on the etched first layer, a transistor channel in an etched second polysilicon layer (20) having edges overlapping the source and drain contacts; (c) depositing a first insulation layer (22), for forming the gate insulation, on the second polysilicon layer; (d) depositing a conductive layer (24), for forming the gate, on the first insulation layer and etching the conductive layer (24) and the first insulation layer (22) to define the gate dimensions, such that the etched edge at the drain side is offset w.r.t. the drain contact (18) and that the gate length is less than the channel length; and (e) depositing a second insulation layer (30) on the polysilicon exposed during step (d). USE/ADVANTAGE - The TFT is esp. used for an active matrix LCD flat screen. It has reduced leakage current and maintained drain current in the conducting state. The process is simple and is compatible with prodn. of large (e.g. 1 sq.m) flat screens. Ce procédé consiste à déposer sur un substrat isolant (10), une première couche de silicium polycristallin dopé, pour la réalisation des contacts de source (16) et drain (18); graver cette première couche de silicium pour former ces contacts; réaliser le canal dans une seconde couche gravée de silicium polycristallin (20) dont les flancs débordent sur les contacts de source et drain du transistor; déposer une première couche (22) d'isolant électrique pour réaliser l'isolant de grille; déposer une couche conductrice (24) destinée à réaliser la grille; graver l'empilement de couche conductrice et de première couche d'isolant pour fixer les dimensions de la grille, et de sorte que le flanc gravé de la grille soit décalé (28) du côté drain par rapport au contact de drain; et déposer une seconde couche d'isolant électrique sur le silicium polycristallin mis à nu au cours de l'étape précédente.
Bibliography:Application Number: FR19920006058