NAND-Struktur mit Stufenauswahl-Gate-Transistoren

• Main Authors: Rabkin, Peter, Sabde, Jagdish, Pachamuthu, Jayavel
• Format: Patent
• Language: German
• Published: 22.02.2024
• Subjects: ELECTRICITY; INFORMATION STORAGE; PHYSICS; STATIC STORES

Vorrichtung, die enthält:einen ersten Abschnitt (702) einer NAND-Kette, der mit einer Bitleitung verbunden ist;einen zweiten Abschnitt (704) der NAND-Kette, der mit einer Sourceleitung verbunden ist;einen Isolationstransistor (703), der dazu ausgelegt ist, den ersten Abschnitt der NAND-Kette von dem zweiten Abschnitt der NAND-Kette während einer Speicheroperation elektrisch zu trennen, wobei der Isolationstransistor eine erste Kanallänge (Lg) aufweist und der erste Abschnitt der NAND-Kette einen zweiten Transistor mit einer zweiten Kanallänge, die sich von der ersten Kanallänge unterscheidet, enthält; undeine Steuerschaltung (104), die dazu ausgelegt ist, zu detektieren, dass ein programmierter Datenzustand, der innerhalb von Speicherzellentransistoren des zweiten Abschnitts der NAND-Kette gespeichert ist, größer als eine bestimmte Schwellenspannung ist, und als Antwort auf die Detektion, dass der programmierte Datenzustand größer als die bestimmte Schwellenspannung ist, zu veranlassen, dass der Isolationstransistor den ersten Abschnitt der NAND-Kette von dem zweiten Abschnitt der NAND-Kette während der Speicheroperation elektrisch trennt. Systems and methods for improving performance of a non-volatile memory by utilizing one or more tier select gate transistors between different portions of a NAND string are described. A first memory string tier may comprise a first set of memory cell transistors that may be programmed to store a first set of data and a second memory string tier may comprise a second set of memory cell transistors that are arranged above the first set of transistors and that may be programmed to store a second set of data. Between the first set of memory cell transistors and the second set of memory cell transistors may comprise a tier select gate transistor in series with the first set of memory cell transistors and the second set of memory cell transistors. The tier select gate transistor may comprise a programmable transistor or a non-programmable transistor.