Method for controlling different models of electronic logic circuit, involves measuring and collecting test step between test points of time durations for circuit models based on measured period of time difference between circuit model

• Main Authors: OPRICA, DANIEL, GHAMESHLU, MAJID, FISCHER, BERNHARD, HINTERSTOISSER, THOMAS, MATSCHNIG, MARTIN
• Format: Patent
• Language: English; German
• Published: 27.03.2014
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

The method involves providing circuit models (M1,M2) of the logic circuit. The circuit models of identical test area (TB) is defined, and test sequence (TE1,TE2) is connected to the test steps through test points (1). The circuit models of the logic circuit in the test area of the test sequence are subjected. The test step between the test points of time durations for the individual circuit models is measured and collected (3,4) based on the measured periods of time differences between the circuit models. Die Erfindung betrifft ein Verfahren zum Überprüfen von unterschiedlichen Modellen (M1, M2) einer logischen Schaltung, wobei zumindest zwei unterschiedliche Schaltungsmodelle (M1, M2) der logischen Schaltung vorgesehen sind, welche einen unterschiedlichen Abstraktionsgrad aufweisen. Dabei wird zuerst eine für die Schaltungsmodelle (M1, M2) idente Testumgebung (TB) definiert und dann ein Testablauf (TE1, TE2) mit Testschritten und Testpunkten festgelegt (1). Die Testschritte sind dabei durch die Testpunkte getrennt. Dann werden die Schaltungsmodelle (M1, M2) der logischen Schaltung in der Testumgebung (TB) dem Testablauf (TE1, TE2) unterworfen (2) und es werden für jeden Testschritt zwischen den jeweiligen Testpunkten Zeitdauern für die einzelnen Schaltungsmodelle (M1, M2) gemessen und gesammelt (3, 4). Auf Basis dieser gemessenen Zeitdauer werden dann Zeitdifferenzen und/oder Abweichungen zwischen den Schaltungsmodellen (M1, M2) ermittelt (5). Durch das erfindungsgemäße Verfahren kann auf einfache Weise bereits in einer Designphase der logischen Schaltung ein Zeitverhalten der Schaltung anhand der unterschiedlichen Modelle (M1, M2) überprüft und gegebenenfalls fehlerhaft Annahmen ausfindig gemacht werden. Weiterhin wird durch das erfindungsgemäße Verfahren ein automatisierter Vergleich der Schaltungsmodelle (M1, M2) durchgeführt, wodurch ein mühsames und zeitaufwendiges, schrittweise manuelles Vergleichen entfällt.