CMOS-Bauelement mit einem NMOS-Transistor mit abgesenkten Drain- und Sourcebereichen und einem PMOS-Transistor mit einem Si/Ge-Material in den Drain- und Sourcebereichen

• Main Authors: HOENTSCHEL, JAN, WEI, ANDY, GRIEBENOW, UWE
• Format: Patent
• Language: German
• Published: 10.09.2009
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

Eine abgesenkte Transistorkonfiguration wird selektiv für eine Transistorart, etwa für n-Kanaltransistoren, bereitgestellt, wodurch die Verformungsinduzierungseffizienz und der Reihenwiderstand verbessert werden, während eine im Wesentlichen ebene Konfiguration oder eine erhabene Drain- und Sourcekonfiguration für andere Transistoren, etwa p-Kanaltransistoren, bereitgestellt wird, die auch eine verformte Halbleiterlegierung enthalten können, wobei dennoch ein hohes Maß an Kompatibilität mit CMOS-Techniken geschaffen wird. Zur diesem Zweck wird ein geeignetes Maskierungsschema vorgesehen, um effizient die Gatelekektrode eines Transistors während der Herstellung der entsprechenden Vertiefungen abzudecken, während die andere Transistorart vollständig abgedeckt ist. A recessed transistor configuration may be provided selectively for one type of transistor, such as N-channel transistors, thereby enhancing strain-inducing efficiency and series resistance, while a substantially planar configuration or raised drain and source configuration may be provided for other transistors, such as P-channel transistors, which may also include a strained semiconductor alloy, while nevertheless providing a high degree of compatibility with CMOS techniques. For this purpose, an appropriate masking regime may be provided to efficiently cover the gate electrode of one transistor type during the formation of the corresponding recesses, while completely covering the other type of transistor.