Delay control circuit for synchronous dynamic direct access memory has delay model for delaying external clock signal according to asymmetry, control signal generator, two delay devices

• Main Authors: YANG, JUNG-IL, LEE, SEON-HOON
• Format: Patent
• Language: English; German
• Published: 31.05.2001
• Edition: 7
• Subjects: AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATIONOF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES; BASIC ELECTRONIC CIRCUITRY; CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; ELECTRICITY; INFORMATION STORAGE; PHYSICS; PULSE TECHNIQUE; STATIC STORES

The circuit has a delay model for delaying an external clock signal by the asymmetry, a signal generator for producing control signals in response to the clock signals, a delay device with a large delay unit element for delaying the external clock to produce a first delay control loop clock and a second delay device with a small delay unit element for delaying the first delay control loop clock to produce a second delay control loop clock. The circuit has a delay model for delaying an external clock signal (CLK) by the asymmetry (tdl), a signal generator for producing control signals in response to the external and delayed clock signals, a first delay device with a large delay unit element for delaying the external clock signal in response to the control signals to produce a first delay control loop clock signal and a second delay device with a small delay unit element for delaying the first delay control loop clock signal to produce a second delay control loop clock signal. Ein Verzögerungsregelkreis (DLL) wird zur Kompensierung einer Asymmetrie in einem synchronen dynamischen Direktzugriffsspeicher verwendet. Der Verzögerungsregelkreis umfasst: ein Verzögerungsmodell zum Verzögern eines externen Taktsignals um die Asymmetrie, um ein verzögertes Taktsignal zu erzeugen; eine Signalerzeugungseinheit zur Erzeugung von Kontrollsignalen in Reaktion auf das externe Taktsignal und das verzögerte Taktsignal; eine erste Verzögerungseinheit zur Verzögerung des verzögerten Kontrollsignals in Reaktion auf die Kontrollsignale, um ein erstes DLL-Taktsignal zu erzeugen, wobei die erste Verzögerungseinheit ein großes Verzögerungseinheitselement aufweist; und eine zweite Verzögerungseinheit zur Verzögerung des ersten DLL-Taktsignals in Reaktion auf die Kontrollsignale, um ein zweites DLL-Taktsignal zu erzeugen, wobei die zweite Verzögerungseinrichtung ein kleines Verzögerungseinheitselement aufweist.