Logic circuit delay restriction generation processing apparatus for logic synthesis, allocates delay restriction value to each hierarchy of logic circuit and outputs to memory for logic synthesis

• Main Author: SHOYAMA, HIDEKI
• Format: Patent
• Language: English; German
• Published: 07.09.2000
• Edition: 7
• Subjects: BASIC ELECTRIC ELEMENTS; CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; PHYSICS; SEMICONDUCTOR DEVICES

Delay value ratio of lower order hierarchical blocks of logic circuit except the delay value of logic synthesis optimization objective circuit is computed in delay restriction allocation unit (A8). The allocation unit allocates delay restriction value to each hierarchy by deducting delay value of objective circuit based on computed ratio and outputs to memory (A13) for logic synthesis. A keyboard (A4) or mouse (A5) is used to input information on logic circuit comprising hierarchical structure, delay restriction values and target library information on logic circuit. The memory (A2) maintains all information and values input by keyboard or mouse. The timing analyzes (A2) analyzes connection information at logic circuit input from memory (A11) and circuit delay information input from memory (A10). The allocation unit (A8) allocates delay restriction value to each hierarchy of logic circuit and outputs it to memory (A13) for logic synthesis using graphic display (A3). An Independent claim is also included for logic circuit delay restriction generation processing method for logic synthesis. Ein Logiksynthese-Nebenbedingungs-Erzeugungsverfahren zur Erzeugung einer Verzögerungs-Nebenbedingung für eine Logikschaltung mit einer hierarchischen Struktur von Blöcken umfasst einen Verfahrensschritt zum Empfang von Informationen einer Logikschaltung einschließlich der durch den Block geteilten hierarchischen Struktur, einer internen Verzögerung jedes Blocks und einer Verzögerung zwischen den Blöcken, einer Verzögerungs-Verteilungs-Nebenbedingung der Logikschaltung und der Zielbibliotheksinformationen der Logikschaltung, einen Verfahrensschritt zum Speichern der empfangenen Informationen der Logikschaltung, Verzögerungs-Verteilungs-Nebenbedingung der Logikschaltung und Zielbibliotheksinformationen der Logikschaltung, einen Verfahrensschritt zur Durchführung einer Timinganalyse an den Informationen der Logikschaltung und der Verzögerungs-Verteilungs-Nebenbedingung der Logikschaltung, die im Schaltungs-Datenbank-Prozess gespeichert werden, und einen Verfahrensschritt, wenn die Verzögerungs-Verteilungs-Nebenbedingung der Logikschaltung als eine Logiksynthese-Verzögerungs-Nebenbedingung verteilt wird, das Verhältnis jeder Verzögerung auf einer niedrigeren Hierarchie außer der Verzögerung einer für Logiksynthese zu optimierenden Schaltung zu empfangen und den Wert, der durch Subtrahieren der Verzögerung der logisch zu synthetisierenden Schaltung von einer Nebenbedingung eines Weges in Übereinstimmung mit dem Verhältnis der Verzögerung der niedrigeren Hierarchie zu jeder ...