SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND LEVEL SHIFTER CIRCUIT

• Main Authors: GION Masahiro, IIDA Masahisa
• Format: Patent
• Language: English; French; Japanese
• Published: 26.12.2019
• Subjects: BASIC ELECTRONIC CIRCUITRY; ELECTRICITY; PULSE TECHNIQUE

A semiconductor integrated circuit device (100) according to the present invention is provided with: first and second transistors (11, 12) which are provided between a first power supply (VDD1) and an output terminal (1); a step-down circuit which generates a second power supply (VBIAS) from the first power supply (VDD1); a power supply switch circuit (3) which outputs higher one of the potential of the second power supply (VBIAS) and the potential of a third power supply (VDD3) as a fourth power supply (VINT); and a level shifter circuit (4) which shifts between the first power supply (VDD1) and the fourth power supply (VINT). The output of the level shifter circuit (4) is connected to the gate of the first transistor (11); and the fourth power supply (VINT) is connected to the gate of the second transistor (12). La présente invention concerne un dispositif de circuit intégré à semi-conducteurs (100) comportant : des premier et second transistors (11, 12) qui sont disposés entre une première alimentation électrique (VDD1) et une borne de sortie (1) ; un circuit abaisseur qui génère une deuxième alimentation électrique (VBIAS) à partir de la première alimentation électrique (VDD1) ; un circuit de commutation d'alimentation électrique (3) qui délivre en sortie un potentiel supérieur parmi le potentiel de la deuxième alimentation électrique (VBIAS) et le potentiel d'une troisième alimentation électrique (VDD3) en tant que quatrième alimentation électrique (VINT) ; et un circuit de décalage de niveau (4) qui assure un décalage entre la première alimentation électrique (VDD1) et la quatrième alimentation électrique (VINT). La sortie du circuit de décalage de niveau (4) est connectée à la grille du premier transistor (11) ; et la quatrième alimentation électrique (VINT) est connectée à la grille du second transistor (12). 半導体集積回路装置（１００）は、第１電源（ＶＤＤ１）と出力端子（１）の間に設けられた第１及び第２トランジスタ（１１，１２）と、第１電源（ＶＤＤ１）から第２電源（ＶＢＩＡＳ）を生成する降圧回路と、第２電源（ＶＢＩＡＳ）と第３電源（ＶＤＤ３）のうちの高い電位を第４電源（ＶＩＮＴ）として出力する電源スイッチ回路（３）と、第１電源（ＶＤＤ１）と第４電源（ＶＩＮＴ）の間で遷移するレベルシフタ回路（４）とを備える。第１トランジスタ（１１）のゲートには、レベルシフタ回路（４）の出力が接続され、第２トランジスタ（１２）のゲートには、第４電源（ＶＩＮＴ）が接続されている。