TECHNOLOGIES FOR NIC PORT REDUCTION WITH ACCELERATED SWITCHING

• Main Authors: GADIYAR, Rajesh, CHIEN, Shih-Wei, PALERMO, Stephen T, MEHTA, Deepal, LIEW, Irene, ROGERS, Gerald, VENKATESAN, Namakkal N
• Format: Patent
• Language: English; French
• Published: 29.08.2019
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC COMMUNICATION TECHNIQUE; ELECTRIC DIGITAL DATA PROCESSING; ELECTRICITY; PHYSICS; TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHICCOMMUNICATION

Technologies for accelerated network processing include a computing device having a processor and an accelerator. The accelerator may be a field-programmable gate array (FPGA). The accelerator includes a virtual switch and a network port, such as an Ethernet physical interface. The network port of the accelerator is coupled to a network port of an external switch. The processor executes multiple virtual network functions, and the virtual switch processes network traffic associated with the virtual network functions. For example, the virtual switch may forward traffic generated by the virtual network functions to the switch via the port of the accelerator and the port of the switch. Each virtual network function may be coupled to a paravirtualization interface of the accelerator, such as a virtual I/O queue. The network traffic may be processed within a coherency domain shared by the processor and the accelerator. Other embodiments are described and claimed. L'invention concerne des technologies de traitement de réseau accéléré qui comprennent un dispositif de calcul comportant un processeur et un accélérateur. L'accélérateur peut être un réseau prédiffusé programmable par l'utilisateur (FPGA). L'accélérateur comprend un commutateur virtuel et un port réseau, comme une interface physique Ethernet. Le port réseau de l'accélérateur est couplé à un port réseau d'un commutateur externe. Le processeur exécute de multiples fonctions de réseau virtuel et le commutateur virtuel traite le trafic réseau associé aux fonctions de réseau virtuel. Par exemple, le commutateur virtuel peut transférer le trafic généré par les fonctions de réseau virtuel au commutateur par l'intermédiaire du port de l'accélérateur et du port du commutateur. Chaque fonction de réseau virtuel peut être couplée à une interface de paravirtualisation de l'accélérateur, comme une file d'attente d'E/S virtuelle. Le trafic du réseau peut être traité dans un domaine de cohérence partagé par le processeur et l'accélérateur. L'invention concerne et revendique également d'autres modes de réalisation.