METHOD AND A COMPUTER READABLE MEDIUM FOR ANALYZING A DESIGN OF AN INTEGRATED CIRCUIT

• Main Authors: PRIEL, MICHAEL, ZMORA, EITAN, ROZEN, ANTON, KUZMIN, DAN
• Format: Patent
• Language: English; French
• Published: 15.03.2007
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

A method (100) for analyzing an design of an integrated circuit, the method includes defining (200) possible timings of signals to be provided to the integrated circuit and calculating (280) hold violations; characterized by including a stage of determining (240) relationships between clock events and corresponding data/control events that ideally precede the clock events, in response to the possible timing of signals; and determining (260) hold parameters in response to the relationships. A computer readable medium (700) having stored thereon a set of instructions, the set of instructions, when executed by a processor, cause the processor to define at least one internal delay of a designed component, characterized by causing the processor to define a cell that is characterized by multiple hold times and multiple setup values for a certain clock skew value. La présente invention a trait à un procédé (100) pour l'analyse d'un modèle d'un circuit intégré, le procédé comprenant la définition (200) des synchronisations possibles de signaux à fournir au circuit intégré et le calcul (280) de violations de maintien. Le procédé se caractérise en ce qu'il comprend une étape de détermination (240) de relations entre des événements d'horloge et des événements de données/commande correspondants qui idéalement précèdent les événements d'horloge, en réponse à la synchronisation possible de signaux; et la détermination (260) de paramètres de maintien en réponse aux relations. L'invention a également trait à un support lisible par ordinateur (700) renfermant en mémoire un ensemble d'instructions, l'ensemble d'instructions, lors de leur exécution par un processeur, entraînent la définition par le processeur d'au moins une temporisation interne d'un composant conçu; caractérisé par une pluralité de temps de maintien et une pluralité de valeurs de configurations pour une certaine valeur d'obliquité d'horloge.