BUS CONTROLLER

• Main Authors: KURATA, KAZUSHI, HIGAKI, NOBUO
• Format: Patent
• Language: English; French; Japanese
• Published: 21.09.2006
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

A bus controller capable of shortening the time until a flash completion to avoid the deterioration of the performance of a processor. A bus controller (100) comprises a FIFO (111) for temporarily holding, in a pushup manner, data to be stored from a processor into a memory; a flash pointer (112) for holding a pointer indicative of the last data held by the FIFO (111) at a reception of a trigger signal; a memory control part (113) responsive to the trigger signal for writing, into the memory, data, held by the FIFO (111), from the front data through the data indicated by the flash pointer (112), thereby partially flashing the FIFO (111); and a wait circuit (102) for generating a wait signal for a particular access command, which is to be executed by the processor, until the partial flash is completed by the memory control part (113). Contrôleur de bus capable de raccourcir le temps d'accomplissement d'un flash afin d'éviter la dégradation des performances d'un processeur. Le contrôleur de bus (100) comporte une pile FIFO (111) destinée à conserver temporairement, dans une liste directe, des données destinées à être mémorisées depuis un processeur dans une mémoire ; un pointeur flash (112) destiné à conserver un pointeur indiquant les dernières données conservées par la pile FIFO (111) à réception d'un signal de déclenchement ; une partie de commande de la mémoire (113) réagissant au signal de déclenchement pour écrire dans la mémoire des données conservées dans la pile FIFO (111), à partir des données frontales jusqu'aux données indiquées par le pointeur flash (112), effectuant ainsi un cycle flash partiel sur la pile FIFO (111); et un circuit d'attente (102) destiné à générer un signal d'attente pour une commande d'accès donnée, destinée à être exécutée par le processeur, jusqu'à ce que le cycle flash partiel soit effectué par la partie de commande de la mémoire (113).