Semiconductor device and electronic system including the same

• Main Authors: KIM JEONGEUN, LEE CHANGHEON, SON NAKJIN, MIN JUSEONG, KIM HAKSEON, LEE DONGJIN, LIM JUNHEE
• Format: Patent
• Language: English; Korean
• Published: 28.12.2022
• Subjects: ELECTRICITY

The present invention relates to a semiconductor memory device and an electronic system including the same and, more specifically, to a semiconductor memory device which includes a lower level layer including a peripheral circuit and an upper level layer provided on the lower level layer and including a vertically-extended memory cell string. The lower level layer includes: a first substrate; a device isolation layer defining a first active region of the first substrate; and a first gate structure including a first gate insulating pattern, a first conductive pattern, a first metal pattern, and a first capping pattern, which are sequentially stacked on the first active region. The first conductive pattern comprises a doped semiconductor, and the device isolation layer covers a first side surface of the first conductive pattern. The first metal pattern includes: a first body portion on the first conductive pattern; and a first side portion on the device isolation layer covering the first side surface. The first side portion is spaced apart from the first side surface of the first conductive pattern with the device isolation layer interposed therebetween. According to the present invention, the electrical characteristics of peripheral transistors can be improved. 본 발명은 반도체 메모리 소자 및 이를 포함하는 전자 시스템에 관한 것으로, 보다 상세하게는, 주변 회로를 포함하는 하위 레벨 층; 및 상기 하위 레벨 층 상의, 수직하게 연장되는 메모리 셀 스트링을 포함하는 상위 레벨 층을 포함한다. 상기 하위 레벨 층은: 제1 기판; 상기 제1 기판의 제1 활성 영역을 정의하는 소자 분리막; 상기 제1 활성 영역 상에 순차적으로 적층된 제1 게이트 절연 패턴, 제1 도전 패턴, 제1 금속 패턴 및 제1 캐핑 패턴을 포함하는 제1 게이트 구조체를 포함한다. 상기 제1 도전 패턴은 도핑된 반도체를 포함하며, 상기 소자 분리막은 상기 제1 도전 패턴의 제1 측벽을 덮고, 상기 제1 금속 패턴은: 상기 제1 도전 패턴 상의 제1 몸체부; 및 상기 제1 측벽을 덮는 상기 소자 분리막 상의 제1 사이드 부를 포함한다. 상기 제1 사이드 부는 상기 소자 분리막을 사이에 두고 상기 제1 도전 패턴의 상기 제1 측벽으로부터 이격된다.