INTEGRATED CIRCUIT PACKAGE AND METHOD

• Main Authors: LO TENG YUAN, CHUANG LIPU KRIS, PAN HSIN YU
• Format: Patent
• Language: English; Korean
• Published: 07.03.2022
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

A package structure and a method of forming the same are provided. The method comprises a step of forming a first electrical connector and a second electrical connector on a first side of an interposer wafer. An integrated circuit die is bonded to the first side of the interposer wafer using the first electrical connector. A stiffener structure is attached to the first side of the interposer wafer adjacent to the integrated circuit die. The stiffener structure covers the second electrical connector in a plan view. The integrated circuit die and the stiffener structure are encapsulated with a first encapsulant. The interposer wafer and the stiffener structure are singulated to form a laminate structure. 패키지 구조물 및 이의 형성 방법이 제공된다. 방법은, 인터포저 웨이퍼의 제1 측 상에 제1 전기적 커넥터 및 제2 전기적 커넥터를 형성하는 단계를 포함한다. 상기 제1 전기적 커넥터를 사용하여 상기 인터포저 웨이퍼의 제1 측에 집적 회로 다이가 본딩된다. 상기 집적 회로 다이에 인접한 상기 인터포저 웨이퍼의 제1 측에 보강재(stiffener) 구조물이 부착된다. 상기 보강재 구조물은 평면도에서 상기 제2 전기적 커넥터를 덮는다. 상기 집적 회로 다이 및 상기 보강재 구조물은 제1 봉지재로 봉지된다. 적층 구조물을 형성하도록 상기 인터포저 웨이퍼 및 상기 보강재 구조물이 개별화(singulate)된다.