레인별 데이터레이트 독립된 직렬화기/병렬화기 (SERDES) 레인들

• Main Author: MENINGER SCOTT E
• Format: Patent
• Language: Korean
• Published: 09.06.2020
• Subjects: AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATIONOF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES; BASIC ELECTRONIC CIRCUITRY; CALCULATING; CODE CONVERSION IN GENERAL; CODING; COMPUTING; COUNTING; DECODING; ELECTRIC COMMUNICATION TECHNIQUE; ELECTRIC DIGITAL DATA PROCESSING; ELECTRICITY; MULTIPLEX COMMUNICATION; PHYSICS; TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHICCOMMUNICATION

회로 및 방법은 PHY (physical layer device) 의 복수의 직렬화기/병렬화기 (SerDes) 데이터 레인들로 하여금 레인 별로 (from lane to lane) 독립된 광범위한 다양화된 데이터 레이트들에 걸쳐 동작하게 한다. 복수의 SerDes 데이터 레인들은 서로 독립된 데이터 레이트들에서 동작할 수도 있다. 단일 저 주파수 클록이 PHY로 입력된다. 단일 저 주파수 클록의 주파수가 보다 고 주파수 클록을 생성하도록 PHY 상의 공통 인티저-N PLL (phase-locked loop) 을 통해 상승된다. SerDes 데이터 레인들 각각은 보다 고 주파수 클록을 채용하는, 프랙셔널-N PLL로서 독립적으로 동작된다. 공통 인티저-N PLL의 사용은 프랙셔널-N PLL들의 변조 잡음으로 하여금 변조 잡음의 레벨이 필터링되는 보다 고 주파수들로 변조 잡음을 이동시킴으로써 억제되게 하여, 고 위험 잡음 소거 기법들의 사용을 방지한다. A circuit and method enables multiple serializer/deserializer (SerDes) data lanes of a physical layer device (PHY) to operate across a broad range of diversified data rates that are independent from lane to lane. The multiple SerDes data lanes may operate at data rates independent from one another. A single low frequency clock is input to the PHY. A frequency of the single low frequency clock is increased via a common integer-N phase-locked loop (PLL) on the PHY to produce a higher frequency clock. Each of the SerDes data lanes is operated, independently, as a fractional-N PLL that employs the higher frequency clock. Use of the common integer-N PLL enables modulation noise of the fractional-N PLLs to be suppressed by moving the modulation noise to higher frequencies where a level of the modulation noise is filtered, avoiding use of high risk noise cancellation techniques.