Delay-locked loop circuits semiconductor memory devices and methods of operating delay-locked loop circuits

• Main Authors: CHOI HUN DAE, KIM HWA PYONG
• Format: Patent
• Language: English; Korean
• Published: 24.02.2020
• Subjects: AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATIONOF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES; BASIC ELECTRONIC CIRCUITRY; ELECTRICITY; INFORMATION STORAGE; PHYSICS; STATIC STORES

The present invention relates to a delay-locked loop (DLL) circuit of a semiconductor device, which is capable of preventing a duty error of divided clock signals and a recovery clock signal, and a semiconductor device and an operation method thereof. According to the present invention, the DLL circuit of a semiconductor device comprises: a first duty cycle corrector responding to first correction codes to adjust at least a part of duty among first to fourth divided clock signals having multi-phase generated based on a reference clock signal so as to provide first to fourth corrected clock signals; a second duty cycle corrector responding to a second correction code to adjust at least a part of delay of second to fourth delayed clock signals among first to fourth delayed clock signals so as to provide first to fourth source clock signals; a clock tree providing the first to fourth source clock signals into the semiconductor device as first to fourth full-wave clock signals; a first duty cycle detector detecting the duty of the first full-wave clock signal to generate a first sub correction code among the first correction codes, and detecting first and second recovery clock signals recovered based on the first to fourth full-wave clock signals to generate the second correction code; and a second duty cycle detector detecting the duty of the second full-wave clock signal to generate a second sub correction code among the first correction codes. 반도체 메모리 장치의 지연 고정 루프(delay-locked loop; DLL) 회로는 제1 듀티 사이클 정정기, 제2 듀티 사이클 정정기, 클럭 트리, 제1 듀티 사이클 검출기 및 제2 듀티 사이클 검출기를 포함한다. 제1 듀티 사이클 정정기는 제1 정정 코드들에 응답하여, 기준 클럭 신호에 기초하여 생성된 멀티 위상을 가지는 제1 내지 제4 분주 클럭 신호들 중 적어도 일부의 듀티를 조절하여 제1 내지 제4 정정 클럭 신호들을 제공한다. 제2 듀티 사이클 정정기는 제2 정정 코드에 응답하여, 제1 내지 제4 지연 클럭 신호들 중에서 제2 내지 제4 지연 클럭 신호들 중 적어도 일부의 지연을 조절하여 제1 내지 제4 소스 클럭 신호들을 제공한다. 클럭 트리는 제1 내지 제4 소스 클럭 신호들을 제1 내지 제4 전파 클럭 신호들로 상기 반도체 메모리 장치의 내부로 제공한다. 제1 듀티 사이클 검출기는 제1 전파 클럭 신호의 듀티를 검출하여, 제1 정정 코드들 중 제1 서브 정정 코드를 생성하고, 제1 내지 제4 전파 클럭 신호들에 기초하여 복원된 제1 복원 클럭 신호 및 제2 복원 클럭 신호의 듀티를 검출하여 제2 정정 코드를 생성한다. 제2 듀티 사이클 검출기는 제2 전파 클럭 신호의 듀티를 검출하여 제1 정정 코드들 중 제2 서브 정정 코드를 생성한다.