MEMORY DEVICE AND SIGNAL LINE LAYOUT THEREOF

• Main Authors: JEONG SEUNG GYU, KIM KYU SUNG
• Format: Patent
• Language: English; Korean
• Published: 20.09.2019
• Subjects: INFORMATION STORAGE; PHYSICS; STATIC STORES

The present technology relates to a memory device, which comprises: a plurality of memory regions including memory cells connected between a plurality of word lines and a plurality of bit lines; an address decoder decoding a dress and generating a plurality of selection signals corresponding to the bit lines to output the plurality of signal lines to the plurality of signal lines; and a plurality of selection circuits corresponding to the memory regions, respectively, and selecting the bit lines in response to the selection signals inputted through the signal lines, wherein at least one of the selection circuits is connected to the signal lines in a different arrangement than the remaining selection circuits. 본 기술은 메모리 장치에 관한 것으로서, 다수의 워드 라인들 및 다수의 비트 라인들 사이에 연결된 메모리 셀들을 포함하는 복수의 메모리 영역들, 어드레스를 디코딩해서 상기 비트 라인들에 대응하는 다수의 선택 신호들을 생성해 다수의 신호 라인들로 출력하는 어드레스 디코더, 및 상기 메모리 영역들에 각각 대응하고, 상기 신호 라인들을 통해 입력되는 상기 선택 신호들에 응답해 상기 비트 라인들을 선택하는 복수의 선택 회로들을 제공하고, 상기 선택 회로들 중 적어도 하나의 선택 회로는 나머지 선택 회로들과 다른 배열로 상기 신호 라인들과 연결된다.