FIELD EFFECT TRANSISTOR AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE

• Main Author: TAKEMURA YASUHIKO
• Format: Patent
• Language: English; Korean
• Published: 27.09.2018
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

도체-반도체 접합을 사용한 전계 효과 트랜지스터의 제로 전류를 저감할 수 있는 구조를 제공한다. 도체 또는 반도체를 포함하며 절연체(104)에 의해 둘러싸인 플로팅 전극(102)이 반도체층(101)을 가로지르도록 반도체층(101)과 게이트(105) 사이에 형성되고, 플로팅 전극(102)이 대전되며, 이것에 의해, 캐리어가 소스 전극(103a) 또는 드레인 전극(103b)로부터 유입되는 것을 방지한다. 따라서, 반도체층(101) 내에는 캐리어 농도가 충분히 낮게 유지될 수 있어서, 제로 전류를 저감할 수 있다. A structure with which the zero current of a field effect transistor using a conductor-semiconductor junction can be reduced is provided. A floating electrode (102) including a conductor or a semiconductor and being enclosed by an insulator (104) is formed between a semiconductor layer (101) and a gate (105) so as to cross the semiconductor layer (101) and the floating electrode (102) is charged, whereby carriers are prevented from flowing from a source electrode (103a) or a drain electrode (103b). Accordingly, a sufficiently low carrier concentration can be kept in the semiconductor layer (101) and thus the zero current can be reduced.