A HALF POWER BUFFER AMPLIFIER

• Main Authors: YEO, SEUNG JIN, KIM, MUN GYU, PARK, JEONG TAE, LEE, SUN YOUNG
• Format: Patent
• Language: English; Korean
• Published: 21.06.2016
• Subjects: ADVERTISING; AMPLIFIERS; ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICESUSING STATIC MEANS TO PRESENT VARIABLE INFORMATION; BASIC ELECTRONIC CIRCUITRY; CRYPTOGRAPHY; DISPLAY; EDUCATION; ELECTRICITY; PHYSICS; SEALS

A half-power buffer amplifier is disclosed. An embodiment of the present disclosure comprises first and second amplifying blocks respectively corresponding to first and second channels, a first output buffer unit controlled by an output from the first amplifying block, and a second output buffer unit controlled by an output from the second amplifying block. Each of the first and second amplifying blocks includes: an input unit configured to differentially amplify first and second input signals and to output first to fourth differential currents; and an amplifying unit including a first current mirror, a second current mirror, and a bias unit connected between the first current mirror and the second current mirror. The first current mirror includes first and second transistors connected in series at a first node configured to receive the first differential current, and third and fourth transistors connected in series at a second node configured to receive the second differential current. The second current mirror includes fifth and sixth transistors connected in series at a third node configured to receive the third differential current, and seventh and eighth transistors connected in series at a fourth node configured to receive the fourth differential current. The second and fourth nodes of the first to second amplifying blocks are selectively connected to first source and drain terminals of the fourth and eighth transistors of the first and second amplifying blocks in response to a control signal. 실시 예는 제1 및 제2 채널들에 대응하는 제1 및 제2 증폭 블록들 및 상기 제1 증폭 블록의 출력에 의하여 제어되는 제1 출력 버퍼부 및 상기 제2 증폭 블록의 출력에 의하여 제어되는 제2 출력 버퍼부를 포함하며, 상기 제1 및 제2 증폭 블록들 각각은 제1 및 제2 입력 신호들을 차동 증폭하고, 제1 내지 제4 차동 전류들을 출력하는 입력부; 및 상기 제1 차동 전류가 제공되는 제1 노드에서 직렬 연결되는 제1 및 제2 트랜지스터들, 및 상기 제2 차동 전류가 제공되는 제2 노드에서 직렬 연결되는 제3 및 제4 트랜지스터들을 포함하는 제1 전류 미러, 상기 제3 차동 전류가 제공되는 제3 노드에서 직렬 연결되는 제5 및 제6 트랜지스터들, 및 상기 제4 차동 전류가 제공되는 제4 노드에서 직렬 연결되는 제7 및 제8 트랜지스터들을 포함하는 제2 전류 미러, 및 상기 제1 전류 미러와 상기 제2 전류 미러 사이에 접속되는 바이어스부를 포함하는 증폭부를 포함하며, 제어 신호에 응답하여 상기 제1 및 제2 증폭 블록들의 제2 및 제4 노드들은 상기 제1 및 제2 증폭 블록들의 제4 및 제8 트랜지스터들의 제1 소스 및 드레인들에 선택적으로 접속된다.