Process for fabricating vertical transistors

• Main Authors: WEBER GARY ROBERT, HERGENROTHER JOHN MICHAEL, MONROE DONALD P
• Format: Patent
• Language: English; Korean
• Published: 16.04.2001
• Edition: 7
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

PURPOSE: A process for manufacturing a vertical metal oxide semiconductor field effect transistor(vertical MOSFET) is provided to manufacture more efficiently. CONSTITUTION: The process for fabricating a vertical transistor includes the steps of forming a first device region selected from the group consisting of a source region(15) and a drain region(20) of a semiconductor device in a semiconductor substrate; forming a multilayer stack comprising at least three layers of material over the first device region in the semiconductor substrate wherein the second layer is interposed between the first and the third layers; forming a window in the at least three layers of material, wherein the window terminates at the first device region formed in the semiconductor substrate; filling the window with a semiconductor material thereby forming a semiconductor plug in the at least three layers of material, wherein the plug has a first end and a second end and wherein the first end is in contact with the first device region; chemical mechanical polishing the surface of the substrate after the window is filled with the semiconductor material wherein the chemical mechanical polishing stops at a top layer of the multilayer stack; forming a second device region selected from the group consisting of a source region and a drain region in the second end of the silicon plug, wherein one of the first and second device regions is a source region and the other is a drain region; removing a portion of the third layer, thereby exposing the second layer underlying the removed portion of the third layer; removing the second layer, thereby exposing a portion of the semiconductor plug; forming a layer of dielectric material on the exposed portion of the semiconductor plug; forming a gate in contact with the layer of dielectric material. 본 발명은 집적 회로에서 사용하는 종형 MOSFET 디바이스를 제조하는 방법에 관한 것이다. 3개 이상의 물질층이 반도체 기판상에 순차적으로 형성된다. 이 3개의 층은, 제 2 층이 제 1 층과 제 3층사이에 삽입되도록 배치된다. 제 2 층의 두께는 종형 MOSFET의 물리적인 게이트 길이를 규정한다. 이러한 방법에서, 제 1 및 제 3 층은 제 2 층을 제거하기 위해 선택된 에천트의 제 2 층의 에칭속도보다 상당히 낮은 에칭속도를 갖는다. 제 3 층 또는 이어지는 층 중 하나인 상단 층은 4개 이상의 층에 걸쳐 형성된 재료를 제거하는데 사용되는 순차 실행의 기계적 연마 단계에 대한 중단층이다. 3개 이상의 물질층이 기판상에 형성된 이후, 윈도우 또는 트렌치가 이 층에 형성된다. 이 윈도우는 소스 또는 드레인 영역중 하나의 영역이 실리콘 기판에 형성된 실리콘 기판의 표면에서 종결된다. 그 뒤, 이 윈도우 또는 트렌치가 반도체 재료로 채워진다. 이 반도체 플러그는 트랜지스터의 종형 채널이 된다. 그러므로, 결정질 반도체 플러그는 소스 연장부, 드레인 연장부 및 이 플러그내의 채널 영역을 형성하도록 도핑된다. 순차적인 처리는 종형 채널의 상단에 그 밖의 소스 또는 드레인을 형성하며, 희생의 제 2 물질층을 제거하고, 이로 인해, 도핑된 반도체 플러그의 일부를 노출시킨다. 그 뒤, 이 디바이스 게이트 유전체는 도핑된 반도체 플러그의 노출된 일부상에 형성된다. 이어서, 게이트 전극이 증착된다. 결과적인 디바이스의 물리적인 게이트 길이는 제 2 물질층의 증착된 두께와 일치한다.