RECEIVING CIRCUIT, DISPLAY DRIVER AND DISPLAY DEVICE

• Main Author: ITOIGAWA KEIICHI
• Format: Patent
• Language: English; Japanese
• Published: 22.06.2017
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC COMMUNICATION TECHNIQUE; ELECTRIC DIGITAL DATA PROCESSING; ELECTRICITY; PHYSICS; TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHICCOMMUNICATION

PROBLEM TO BE SOLVED: To provide a receiving circuit suitable for communication in the HS mode of MIPI C-PHY.SOLUTION: A receiving circuit 10 includes a differential receiver 13a generating a signal A-B corresponding to the difference of signals A, B, a differential receiver 13b generating a signal B-C corresponding to the difference of signals B, C, a differential receiver 13c generating a signal C-A corresponding to the difference of signals C, A, a clock recovery circuit 14 generating a clock signal in response to zero-cross of the signals A-B, B-C, C-A, and D flip-flops 15a, 15b, 15c for latching the signals A-B, B-C, C-A in synchronism with the clock signal. The clock recovery circuit 14 is configured to detect zero-cross of the signals A-B, B-C, C-A upon occurrence of state transition of the signals A, B, C, and to generate the clock signal in synchronism with the first zero-cross, when zero-cross is detected in the plurality of signals A-B, B-C, C-A.SELECTED DRAWING: Figure 5 【課題】ＭＩＰＩ Ｃ−ＰＨＹのＨＳモードでの通信に適した受信回路を提供する。【解決手段】受信回路１０は、信号Ａ、Ｂの差分に対応する信号Ａ−Ｂを生成する差動レシーバ１３ａと、信号Ｂ、Ｃの差分に対応する信号Ｂ−Ｃを生成する差動レシーバ１３ｂと、信号Ｃ、Ａの差分に対応する信号Ｃ−Ａを生成する差動レシーバ１３ｃと、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのゼロクロスに応答してクロック信号を生成するクロック再生回路１４と、クロック信号に同期して信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−ＡをラッチするＤフリップフロップ１５ａ、１５ｂ、１５ｃとを具備する。クロック再生回路１４は、信号Ａ、Ｂ、Ｃの状態遷移が発生したときに信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａそれぞれのゼロクロスを検出し、信号Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ａのうちの複数においてゼロクロスが検出された場合、最先のゼロクロスに同期してクロック信号を生成するように構成されている。【選択図】図５